BSIM4 Manual : Source/Drain Resistance Model에 대한 고찰(1)

이번 포스팅은 BSIM4 Manual에서 "Chapter 5. Drain Current Model" 중 Source/Drain Resistance Model에 대하여 알아보겠습니다.

먼저 MOSFET 에서 저항을 표시하면 아래 그림과 같습니다.

Chapter 5.3에서는 Asymmetric and Bias-Dependent Source/Drain Resistance Model을 다루고 있습니다. 해당 내용을 발췌하도록 하겠습니다. (영문 해석상 의역하였습니다.)

---

5.3 Asymmetric and Bias-Dependent Source/ Drain Resistance Model

BSIM4 models source/drain resistances in two components: bias-independent diffusion resistance (sheet resistance) and bias-dependent LDD resistance. Accurate modeling of the bias-dependent LDD resistances is important for deep-submicron CMOS technologies.

BSIM4은 두 가지 소스/드레인 저항 성분을 모델화한다 : 전압에 독립적인 디퓨전 저항(면 저항)과 전압에 의존적인 LDD 저항이다. 전압 의존적인 LDD 저항에 대한 정확한 모델링은 1um 이하 CMOS 기술에서 매우 중요하다.

In BSIM3 models, the LDD source/drain resistance Rds(V) is modeled internally through the I-V equation and symmetry is assumed for the source and drain sides.

BSIM3 모델에서 LDD 소스/드레인 저항인 Rds(V)는 I-V 계산식에 내부적으로 포함되었고 소스와 드레인이 대칭이다라고 가정한다.

BSIM4 keeps this option for the sake of simulation efficiency. In addition, BSIM4 allows the source LDD resistance Rs(V) and the drain LDD resistance Rd(V) to be external and asymmetric (i.e. Rs(V) and Rd(V) can be connected between the external and internal source and drain nodes, respectively furthermore, Rs(V) does not have to be equal to Rd(V)).

BSIM4는 시뮬레이션 효율성을 위해 이 옵션을 계승했다. 게다가, BSIM4는 소스 LDD 저항 Rs(V)와 드레인 LDD 저항 Rd(V)를 모델 외부로 뺐고 비대칭 저항은 외부 노드와 내부 소스와 드레인 노드 사이에 연결된다. 더구나 Rs(V)는 Rd(V)와 같을 필요가 없다.

This feature makes accurate RF CMOS simulation possible. The internal Rds(V) option can be invoked by setting the model selector rdsMod = 0 (internal) and the external one for Rs(V) and Rd(V) by setting rdsMod = 1 (external).

이 특징은 정확한 RF CMOS 시뮬레이션이 가능하도록 했다. 내부 Rds(V) 옵션은 rdsMod = 0(내부)으로 설정하고 Rs(V)와 Rd(V)는 rdsMod=1(외부)로 설정한다.

Vfbsd is the calculated flat-band voltage between gate and source/drain as given in Section 4.3.2.
The following figure shows the schematic of source/drain resistance connection for rdsMod = 1.

Vfbsd는 게이트와 소스/드레인 간 평탄 밴드 전압을 계산한 것으로 섹션 4.3.2에 자세한 내용이 나온다.
다음 그림은 rdsMod=1일 때 소스/드레인 저항이 연결된 회로도이다.

The diffusion source/drain resistance Rsdiff and Rddiff models are given in the chapter of layout-dependence models.

디퓨전 소스/드레인 저항 Rsdiff와 Rddiff 모델은 레이아웃 의존 모델 챕터에 나와있다.

---

추가로 rdsMod에 따른 회로도는 아래와 같이 표현되니 기억합시다.

BSIM4에서는 소스/드레인 디퓨전 저항과 LDD 저항에 대한 언급이 나오는데요, 이것에 대하여 자세히 살펴보도록 하죠.

1. 소스/드레인 디퓨전 저항

왜 소스/드레인 디퓨전 저항일까요? 이것을 이해하기 위해서는 소스/드레인 영역이 어떤 반도체 공정으로 생성되는지 알아야 합니다.

자세한 내용은 생략하도록 하고 소스/드레인 영역이 만들어지가 위해선 Implant와 diffusion 공정이 필요합니다.
먼저 마스크에 소스/드레인 영역을 정의해주고 Implant를 진행합니다. Implant를 진행하면 공정 설계자가 원하는 만큼 소스/드레인 영역이 생성되지 않을 뿐더러 실리콘에 일부 손상이 가해집니다.

이것을 보상하고자 Diffusion 공정이 진행되며 흔히 RTA(Rapid Thermal Annealing) 공정이 진행되죠. 이 때 손상된 실리콘이 정상 모습으로 돌아오고 Implant 공정을 통해 투입된 캐리어가 확산(Diffusion)을 하게 됩니다.

* CMOS 생성 공정은 아래 포스팅이 매우 정리가 잘 되어있으니 꼭 읽어보시길 바랍니다.
https://velog.io/@embeddedjune/%EC%BB%B4%EA%B3%B5%EC%9D%B4-%EC%84%A4%EB%AA%85%ED%95%98%EB%8A%94-%EB%B0%98%EB%8F%84%EC%B2%B4%EA%B3%B5%EC%A0%95-2.-CMOS-%EA%B5%AC%EC%A1%B0%EC%99%80-%EC%A0%84%EC%B2%B4-%EB%B0%98%EB%8F%84%EC%B2%B4-%EA%B3%B5%EC%A0%95

[컴공이 설명하는 반도체공정] 2. CMOS 구조와 전체 반도체 공정

그렇기 때문에 소스/드레인 디퓨전 저항이라고 부릅니다.
아래 사진에서 빨간색 점선으로 표시된 것이 바로 디퓨전 저항입니다.

그렇다면 BSIM4 모델에서는 이 디퓨전 저항을 어떻게 정의할까요?

파라미터 중에 NRD, NRS, RSH가 있으며 의미는 다음과 같습니다.
- NRD : Number of drain diffusion squares
- NRS : Number of source diffusion squares
- RSH : Source/Drain sheet resistance

소스/드레인 디퓨전 저항을 Rdiffd, Rdiffs로 표현하며 계산식은 아래와 같습니다.
모델에서 NRD, NRS를 인스턴스 파라미터로 정의했다면 "NRS(또는 NRD) x RSH"로 계산합니다.
만약 아무것도 주어지지 않았다면 모델에서 정의된 기하 구조를 기반으로 자동으로 계산됩니다.

아래 식을 봤을 때, RSH는 NRS/NRD 여부에 상관없이 정확히 입력해줘야하는 값으로 판단이 되네요.
기하구조와 관련된 파라미터는 다른 포스팅에서 다루도록 하겠습니다.

2. LDD 저항

LDD는 "Lightly-Doped Drain"의 약자로 MOSFET 사이즈가 점차 감소하면 발생하는 현상(소자의 성능을 저하시키는 현상임...)을 개선하고자 개발된 공정입니다.

메뉴얼에서 다음과 같은 언급이 있습니다. 참고로 Deep-submicron은 "200nm부터 50 nm"를 의미합니다.

"Accurate modeling of the bias-dependent LDD resistances is important for deep-submicron CMOS technologies."


그럼 도대체 Deep-submicron CMOS 기술부터 LDD 저항이 중요하게 된 것일까요?
먼저 아래 MOSFET 단면도에서 LDD 저항이 어디에 있는지 표시해보겠습니다.

단면도를 살펴보면 소스/드레인 영역은 n+로, LDD 영역은 n-로 도핑되어 있습니다.
여기에서 +와 -의 의미는 각각 일반적인 도핑농도를 기준으로 많이 됐냐, 적게 됐냐를 의미합니다.

특히 드레인 영역 쪽에 있는 LDD는 소스 영역 쪽에 있는 LDD보다 도핑농도가 낮습니다.
이유는 드레인 노드에는 동작 전압까지 인가되어 채널 길이가 작을수록 Hot carrier effect가 발생하는데 이것을 최소화하기 위함입니다.

그렇다면 LDD 저항은 소스/드레인 저항보다 클까요, 작을까요?
결론부터 말하면 "크다!"입니다.

그 이유는 도핑농도가 적다는 것은 캐리어 수가 적다는 것을 의미합니다.
이것은 마치 저항이 큰 것과 같은 효과를 가집니다.

그럼 이제 채널 저항을 고려해보죠.
채널 저항은 다음과 같은 저항식으로 간단히 유추할 수 있습니다.

저항식에서 L은 채널 길이와 같습니다. 그러므로 채널 길이가 크다면(다른 조건이 동일하다는 전제하에서...) 채널 저항은 클 것입니다.

Sub-micron CMOS 기술에선 채널 길이가 매우 크기 때문에 채널 저항도 매우 컸을 것입니다. 이에 비해 LDD 저항이 전체 저항에서 차지하는 비중이 작아 중요하지 않았습니다.

하지만 Deep Sub-micron CMOS 기술에선 채널 저항이 점점 작아졌고 LDD 저항이 전체 저항에서 차지하는 비중이 커져 이것을 무시할 수 없는 수준에 도달한 것입니다.

BSIM4에서는 이 LDD 저항은 "RDSW(@rdsMod=0)", "RDW/RSW(@rdsMod=1)"라는 파라미터로 정의했고, 이에 대한 정의는 아래와 같습니다.

- RDSW : Zero bias LDD resistance per unit width for RDSMOD=0
- RDW : Zero bias lightly-doped drain resistance Rd(V) per unit width for RDSMOD=1
- RSW : Zero bias lightly-doped source resistance Rs(V) per unit width for RDSMOD=1

BSIM4 메뉴얼을 발췌한 내용을 보면 아래와 같이 LDD 저항이 게이트 전압과 바디 전압에 영향을 받는 것으로 표현되어 있습니다.

이 부분에 대한 고찰은 다음 포스팅에서 작성하도록 하겠습니다.
해당 내용에 대해 궁금한 점 혹은 틀린 점이 있다면 댓글 남겨주시길 바랍니다~