날아라팡's 반도체 아카이브

BSIM4에 모델링되어 있는 capacitance는 아래 vertical view처럼 표시할 수 있다. 그림 (a)가 MOSFET의 parasitic capacitance 성분을 나타낸 것이며, 그림 (b)는 channel 방향에 따른 Doping 농도를 표시한 것이다. BVDSS(Pinch Through 현상을 일으키는 최소한의 전압)를 높이기 위하여 pocket implant를 형성한 것을 알 수 있다. (Pocket implant는 Substrate 농도보다 높아 depletion width를 감소시킴으로써 punch-through 현상을 감소하기 위함이다.) 이번 포스팅에서 다루고자 하는 것은 parasitic capacitance이다. 그림 (a)를 보면 parasitic capacitance ..

지난 포스팅인 "MOSFET CAPACITANCE 구성 및 측정(1)"에서 좀 더 깊게 들어간 내용입니다~ 이번엔 MOSFET의 Gate overlap capacitance를 알아보려고 합니다. 지난 포스팅을 간단히 리뷰하면서 설명하도록 하겠습니다. MOSFET CAPACITANCE는 아래 그림처럼 다양한 원인으로 인한 Capacitance가 발생하게 됩니다. 이 성분들을 측정하게 된다면 아래와 같은 CV 특성 커브를 볼 수 있습니다. 제가 지난 번에 CGC 및 CGD에는 Gate 전압이 음의 값으로 갈수록 overlap capacitance가 작아진다 하였습니다. 바로 아래 그림처럼 표시되는 것이 정상적이죠. 제가 말한 것처럼 gate bias가 음의 방향으로 갈수록 capacitance가 작아지죠? ..