Parasitic capacitance modeled in BSIM4

BSIM4에 모델링되어 있는 capacitance는 아래 vertical view처럼 표시할 수 있다.

그림 (a)가 MOSFET의 parasitic capacitance 성분을 나타낸 것이며, 그림 (b)는 channel 방향에 따른 Doping 농도를 표시한 것이다.

 

BVDSS(Pinch Through 현상을 일으키는 최소한의 전압)를 높이기 위하여 pocket implant를 형성한 것을 알 수 있다.

(Pocket implant는 Substrate 농도보다 높아 depletion width를 감소시킴으로써 punch-through 현상을 감소하기 위함이다.)

 

이번 포스팅에서 다루고자 하는 것은 parasitic capacitance이다.

그림 (a)를 보면 parasitic capacitance 성분이 크게 두 가지로 나눠지는 것을 알 수 있다.

 

1. Gate와 Drain/Source간 parasitic capacitance

- Fringing Field capacitance : 보통 inner와 outer로 나눠짐.(위 그림에선 outer만 표시됨.)

- Overlap capacitance : Non-LDD overlap capacitance와 LDD overlap capacitance로 나눠짐.

 

2. Drain/Source와 Substrate간 parasitic capacitance

- Drain/Source to Isolation edge capacitance

- Drain/Source to Bottom edge capacitance

- Drain/Source to Gate-side edge capacitance

 

위에 언급한 capacitance는 BSIM4에 parameter로 정의되어 있어 각 값이 계산된다.

parasitic capacitance 성분별 분석은 다음 포스팅에 이어서 작성하도록 하겠다.