MOSFET의 Gate Capacitance 특성 그래프 이해

오랜만에 포스팅을 합니다.

그동안 게을러져서 포스팅을 미루고 미루다가 갑자기 욕심이 생겨 다시 작성하게 됐습니다ㅎㅎ

이번 포스팅 내용은 MOSFET의 가장 중요한 부분인 gate capacitance 특성 그래프를 이해하는 것입니다.

 

이 포스팅을 이해하기 위해선 아래와 같은 capacitance 측정 방법과 Gate cap. 성분별 노드 연결방법에 대해 알아야 하는데요, 아래 링크에 정리되어 있으니 반드시 읽어봐야 이번 포스팅을 이해할 수 있습니다.

 

2021.04.26 - [Device Modeling] - MOSFET CAPACITANCE 구성 및 측정(1)

MOSFET CAPACITANCE 구성 및 측정(1)

2021.05.11 - [Device Modeling] - MOSFET CAPACITANCE 구성 및 측정(2)

MOSFET CAPACITANCE 구성 및 측정(2)

2021.09.03 - [DEVICE PHYSICS] - LDMOS 소자의 이해

LDMOS 소자의 이해

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MOSFET...어플리케이션에 따라 다양한 소자가 있습니다. 흔히 학부 시절에 접하는 소자는 CMOS 구조를 많이 배웁니다.

하지만 DDI(Display Driver IC), PMIC(Power Management IC) 등의 제품에 사용하는 소자는 CMOS에 인가되는 전압보다 크기 때문에 다른 구조의 MOSFET이 사용하게 됩니다.

 

보통 PMIC에선 DEMOS와 LDMOS, DDI에선 HV소자가 이에 해당하는 것이죠.

MOSFET을 공부하신 분들이라면 보통 주파수(Low, High Frequency)에 따른 MOS CAPACITOR 곡선을 많이 접했을겁니다. 교재에선 MOS Capacitor를 따로 다룰 정도로 굉장히 중요한 내용이죠.(바로 아래처럼 말이죠!)

 

 

일반적으로 위와 같은 곡선을 CGG라고 명명합니다.

MOSFET에 Capacitance 측정을 위해 node 연결을 어떻게 하냐에 따라 CGD, CGB, CGC, CGD, CGS 등으로 구분합니다.

CMOS를 기준으로 그래프로 나타내면 아래와 같습니다. 아마 조금이라도 구글 서치를 한 분들이라면 많이 봤을겁니다.

부가 설명을 하자면 파란선이 CGG, 빨간선이 CGB, 초록선이 CGD, CGS입니다.

 

 

제가 위에서 CMOS 외에도 DEMOS, LDMOS, HVMOS 등이 있다고 언급했으니 이것들은 CV 커브가 어떻게 그려지는지 확인해보도록 합시다.

 

 

자세히 살펴보면 Normal MOSFET과 Symmetrical HVMOS는 CV 경향이 동일합니다.

하지만 Asymmetrical LDMOS는 CGG, CGB는 동일해보이나 CGD, CGS 경향이 다릅니다. 이상하죠?

CGD는 게이트 전압이 양의 방향으로 커질수록 작아지고, CGS는 커지게 됩니다.

 

왜 그럴까요? 어떤 차이가 이렇게 다른 특성을 보이게 된 것일까요?

여러분이 주목할 차이점은 Symmetrical과 Asymmetrical 입니다.

이것을 번역하면 '대칭'과 '비대칭'을 의미합니다. 그럼 도대체 뭐가 '대칭'이고 '비대칭'인 것일까요?

정답은 Drain과 Source junction 구조에 있습니다. 

 

말로 설명하는 것보다 Normal MOSFET, LDMOS, HVMOS의 단면도를 살펴봅시다.

 

Normal MOSFET 단면도

 

LDMOS 단면도

 

HVMOS 단면도

 

위 단면도를 하나씩 살펴보니 Symmetric과 Asymmetric에 대한 차이가 확 와 닿죠?

근데 단순히 단면도만 보고선 LDMOS의 CGD, CGS가 차이가 나는 이유에 대해 답을 쉽게 하지 못할겁니다.

 

이것은 바로 위 그림에서 Drift region으로 인해 생기는 Drift 저항과 관련이 있습니다.

그림에서 볼 수 있듯이 Source 쪽엔 Diffusion 저항만이, Drain 쪽에 Diffusion 저항과 drift 저항이 붙습니다.

 

게이트 전압이 커질수록 Cgd는 감소하고 Cgs는 증가하는 경향이 있는데, 이것은 저항에 따른 전류 분배 법칙과 관련이 있습니다. 

 

일단 capacitance를 측정하기 위해 어떻게 연결해야하는지 알아봅시다.

 

 

Gate에 High port, Drain에 Low port, Source와 Body 노드에는 GND를 연결합니다.

Gate에 일정한 DC 전압(Channel이 충분히 형성될 정도의 전압)을 걸고 AC 전압으로 흔들면 이에 따라 전류가 커졌다, 작아졌다하면서 미세한 전류가 변하게 됩니다.

그럼 전류는 어디에 더 많이 흐르게 될까요? Drain 쪽에는 Drift 저항이 추가적으로 붙어 source의 총 저항보다 더 큰 저항 성분이 있습니다.

 

전류는 저항이 작은 곳으로 흘러가려는 성질이 있기때문에 대부분의 전류가 I1으로 흐르게 되는 것이죠.

이에 따라 LDMOS는 Vgs가 약 1.5V 이상에서 cap. 성분이 작아지게 되는것이죠.

 

Normal MOSFET으로 생각해보면 source와 drain의 저항이 동일하기 떄문에(junction 구조가 동일함) 동일한 양의 전류가 흐르게되고 Cgd와 Cgs가 동일한 cap.을 가진다고 생각할 수 있는 것입니다.

 

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LDMOS의 Gate capacitance를 설명하기 위해 서론이 길었는데요....

이번 포스팅은 CGD, CGS에 대한 직관적인 해석을 해보았습니다.

 

하지만 Gate 전압 변화에 따라 CGD와 CGS가 증가하고, 감소하는 경향은 설명을 못했죠.

이 부분은 심화적인 내용이기에 내용을 보완하여 포스팅하도록 하겠습니다.