Gate Overlap capacitance의 Bias dependency

지난 포스팅인 "MOSFET CAPACITANCE 구성 및 측정(1)"에서 좀 더 깊게 들어간 내용입니다~

이번엔 MOSFET의 Gate overlap capacitance를 알아보려고 합니다.

지난 포스팅을 간단히 리뷰하면서 설명하도록 하겠습니다.

MOSFET CAPACITANCE는 아래 그림처럼 다양한 원인으로 인한 Capacitance가 발생하게 됩니다.

이 성분들을 측정하게 된다면 아래와 같은 CV 특성 커브를 볼 수 있습니다.

제가 지난 번에 CGC 및 CGD에는 Gate 전압이 음의 값으로 갈수록 overlap capacitance가 작아진다 하였습니다. 바로 아래 그림처럼 표시되는 것이 정상적이죠.

제가 말한 것처럼 gate bias가 음의 방향으로 갈수록 capacitance가 작아지죠?

과연 이런 현상이 왜 생기는 걸까요?
이것은 바로 소자 특성을 보완하기 위해 만들어진 technic인 LDD(Lightly Doped Drain) 구조 때문입니다.

맨 위 MOSFET 구조에선 LDD structure가 없는것처럼 보이네요. 그렇다면 다른 사진을 보여드리겠습니다.

빨간색 동그라미로 표시한 것이 LDD구조입니다.
일반적으로 LDD는 DRAIN 및 SOURCE 영역보다 도핑농도가 낮아(바로 아래처럼..!) electric field에 의한 Hot carrier effect를 감소시키기 위해 적용됩니다.

Gate 전압에 따른 overlap capacitance는 Gate bias 변동에 따른 surface에서의 overlap length의 변화에 기인합니다.

아래 사진을 보시죠.

잘 보면 Gate와 LDD 구조 사이에 Capacitance를 표시했습니다.

이제 Gate bias를 음의 값으로 커지면 어떻게 될까요?
위 사진에서 오른쪽에서 볼 수 있듯이 표면쪽의 depletion width가 커져 Lov가 작아집니다.

결국 "Cov=Cox×W×Lov"에서  Lov가 작아 overlap cap.이 작아집니다. surface쪽 depletion width가 커지는 원인은 아래와 같습니다.

1. Depletion width에서 positive ion
2. substrate에서 오는 hole

#출처
1. https://silvaco.com/examples/tcad/section23/example9/index.html

Silvaco