날아라팡's 반도체 아카이브

이번 포스팅은 BSIM4 Manual에서 "Chapter 5. Drain Current Model" 중 Source/Drain Resistance Model에 대하여 알아보겠습니다. 먼저 MOSFET 에서 저항을 표시하면 아래 그림과 같습니다. Chapter 5.3에서는 Asymmetric and Bias-Dependent Source/Drain Resistance Model을 다루고 있습니다. 해당 내용을 발췌하도록 하겠습니다. (영문 해석상 의역하였습니다.) 5.3 Asymmetric and Bias-Dependent Source/ Drain Resistance Model BSIM4 models source/drain resistances in two components: bias-independen..

지난 포스팅인 "MOSFET CAPACITANCE 구성 및 측정(1)"에서 좀 더 깊게 들어간 내용입니다~ 이번엔 MOSFET의 Gate overlap capacitance를 알아보려고 합니다. 지난 포스팅을 간단히 리뷰하면서 설명하도록 하겠습니다. MOSFET CAPACITANCE는 아래 그림처럼 다양한 원인으로 인한 Capacitance가 발생하게 됩니다. 이 성분들을 측정하게 된다면 아래와 같은 CV 특성 커브를 볼 수 있습니다. 제가 지난 번에 CGC 및 CGD에는 Gate 전압이 음의 값으로 갈수록 overlap capacitance가 작아진다 하였습니다. 바로 아래 그림처럼 표시되는 것이 정상적이죠. 제가 말한 것처럼 gate bias가 음의 방향으로 갈수록 capacitance가 작아지죠? ..

Layout에 기인하는 effect 중에서 LOD Effect를 알아보자. 구글링을 해보면 LOD의 full name이 아래 2가지로 나온다. 1. Length Of Diffusion 2. Length of Oxide Definition 여러 논문을 참고했을때, 2번 정의가 올바른 표현같다. 아무래도 LOD라는게 Source&Drain 영역, 즉 Diffusion 영역을 나타내다 보니 1번 정의로 표현된 듯 하다.(아래 그림을 확인해보면 된다.) 그렇다면 LOD는 어떻게 정의되는가? LOD는 poly gate의 length와 source/drain 가로 길이의 합으로 정의된다. 즉, LOD는 위에 빨간색으로 표된 active 영역의 가로 길이를 말한다. 이 LOD 증감에 따라 device 에 가해지는 s..