Notice
Recent Posts
Recent Comments
Link
250x250
| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | 4 | 5 | 6 | 7 |
| 8 | 9 | 10 | 11 | 12 | 13 | 14 |
| 15 | 16 | 17 | 18 | 19 | 20 | 21 |
| 22 | 23 | 24 | 25 | 26 | 27 | 28 |
| 29 | 30 |
Tags
- junction area capacitance
- BSIM4 parasitic capacitance
- leakage current
- Overlap capacitance
- Gate Capacitance
- Threshold voltage
- 벌크 전하 효과
- CGD
- diffusion resistor
- Flipflop
- MOSFET Gate Capacitance
- MOSFET parasitic capacitance
- 문턱전압
- 플립플롭
- pocket implant
- SCE
- BSIM4 manual
- MOSFET NRD NRS
- MOSFET
- LDMOS Gate Capacitance
- junction capacitance
- BSIM4
- bulk charge effect
- BSIM4 diffusion resistor
- opamp
- NRS
- fringing capacitance
- HV Gate Capacitance
- 반전증폭기
- short channel effect
Archives
- Today
- Total
목록STI STRESS EFFECT (1)
날아라팡's 반도체 아카이브
LOD Effect(=STI STRESS EFFECT)
Layout에 기인하는 effect 중에서 LOD Effect를 알아보자. 구글링을 해보면 LOD의 full name이 아래 2가지로 나온다. 1. Length Of Diffusion 2. Length of Oxide Definition 여러 논문을 참고했을때, 2번 정의가 올바른 표현같다. 아무래도 LOD라는게 Source&Drain 영역, 즉 Diffusion 영역을 나타내다 보니 1번 정의로 표현된 듯 하다.(아래 그림을 확인해보면 된다.) 그렇다면 LOD는 어떻게 정의되는가? LOD는 poly gate의 length와 source/drain 가로 길이의 합으로 정의된다. 즉, LOD는 위에 빨간색으로 표된 active 영역의 가로 길이를 말한다. 이 LOD 증감에 따라 device 에 가해지는 s..
Device Modeling
2020. 8. 31. 16:33